دانلود تحقیق درمورد جمع كننده‌هاي SET
با دانلود تحقیق در مورد جمع كننده‌هاي SET در خدمت شما عزیزان هستیم.این تحقیق جمع كننده‌هاي SET را با فرمت word و قابل ویرایش و با قیمت بسیار مناسب برای شما قرار دادیم.جهت دانلود تحقیق جمع كننده‌هاي SET ادامه مطالب را بخوانید.
نام فایل:تحقیق در مورد جمع كننده‌هاي SET
فرمت فایل:word و قابل ویرایش
تعداد صفحات فایل:39 صفحه
قسمتی از فایل:
در اين قسمت چند جمع كننده SET ارائه مي‌گردد و اين جمع كننده‌ها از نظر فاكتورهايي چون تاخير و توان مصرفي با يكديگر مقايسه خواهند شد. در نهايت يك جمع كننده ديگر كه با استفاده از SET خازني طراحي شده نيز ارائه خواهد شد.
تكنولوژي SET را مي‌توان با استفاده از در مزيت بارز آن يعني خاصيت فشرده‌سازي فوق‌العاده زياد آن و توان مصرفي بسيار كم از ديگر تكنولوژي‌ها متمايز كرد. يكي از مواردي كه در مطالعات مربوط به SET مورد توجه مي‌باشد طراحي جمع‌كننده‌هاي SET مي‌باشد كه در نهايت طراحي‌هاي متفاوتي براي جمع كننده‌ها پيشنهاد مي‌شود. اين تفاوتها از نظر چگونگي عملكرد تعداد عناصر پايه مي‌باشند.
در سال Iwamura, 1996 يك جمع كننده SET را با استفاده از تابع اكثريت معرفي كرد. اين تابع اكثريت براساس معكوس كننده SET كه توسط Tucker پيشنهاد شده است عمل مي‌كند. جمع‌كننده مذكور شامل سه گيت اكثريت دو معكوس كننده مي‌باشد شكل (1-a) رقم نقلي C0 توسط يكي از گيتهاي اكثريت و يكي از معكوس كننده‌ها توليد مي‌شود. حاصل جمع S نيز از تركيب بقيه گيتها حاصل مي‌شود. گيت اكثريت شامل يك آرايه از خازنهاي ورودي است و به دنبال آن يك معكوس كننده براي آستانه‌سازي.
بعداً اين ساختار توسط oya با استفاده از SEB به جاي معكوس كننده پيشنهاد شد كه با سه سيگنال كنترلي Q1,Q2,Q3 عمل مي‌كرد. هسته اصلي اين طراحي شامل سه گيت اكثريت مي‌باشد و چهار گيت ديگر به عنوان تاخيركننده يا بازهاي fan-out عمل مي‌كنند. با استفاده از اين طرح تعداد اتصالات Tonneling و تعداد خازنها كم خواهد شد. در شكل (1-b) يك گيت اكثريت سه ورودي بر مبناي SEB در اتصالي ساخته شده است.
براي استفاده از اين ابزار به عنوان يك گيت اكثريت، Q يك پالس ساعت پله‌اي خواهد بود كه در ابتدا يك ولتاژ تحريك (60mv) را اعمال خواهد كرد و بعد از آن يك ولتاژ نگهدارنده (40mv) را اعمال مي‌كند. از يك ساعت سه فاز نيز براي كنترل جهت انتشار سيگنال استفاده مي‌شود. در اين طراحي تا قيد رقم نقلي I/3 يك دوره ساعت و تاخير حاصل جمع يك دوره ساعت خواهد بود.
طرح بعدي براساس منطق ترانزيستورهاي گذار است (1-C). اين سيستم شامل در زير سيستم است كه هر كدام شامل يك گيت XOR دو ورودي است كه با SET ساخته شده است. SET زماني روشن است كه يكي از وروديها high باشد و خاموش است اگر هر دو ورودي high يا low باشد. مدار سمت چپ پياده‌سازي كه (a+b).ci است و مدار سمت راست (a+b)’.ci است و نتيجه در نهايت a+b+c خواهد بود. در اين مدار، توليد رقم نقلي پيچيده‌تر از دو مدار قبلي است.